verilog2vhdl è un programma di utilità che è stato sviluppato per chi vuole convertire un progetto esistente in Verilog VHDL. & Nbsp; Il VHDL generato potrebbe non funzionare come è e può richiedere qualche correzione manuale per garantire il tipo di dati VHDL corrispondente. Questo è stato sviluppato in Java (1.6.x) al fine di rendere la piattaforma è indipendente e impacchettato come file JAR eseguibile. Clicca qui per scaricare questo traduttore gratuito per la piattaforma Linux e clicca qui per scaricarlo per Windows.
Utilizzo:
verilog2vhdl -in simple_and.v ripetizione machine simple_and_top -out simple_and.vhd
OR
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -in simple_and.v ripetizione machine simple_and -out output.vhd
Ci sono altre opzioni, come -only_entity per creare solo l'entità correspomding al top specificato. Allo stesso modo, non vi è -only_component per creare una dichiarazione di componente corrispondente al modulo specificato
Requisiti :.
- Java 2 Standard Edition Runtime Environment
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