Dolphin Smash

Dolphin Smash è un simulatore gratuito a segnale misto e multi-lingua per PCB e disegni IC. Si estende le sue capacità per segnale misto sensibilità-analisi e il codice-copertura, al fine di individuare le carenze del circuito per il progettista consapevole DfM e di rilevare difetti in testbench virtuali.

Cosa c'è di nuovo in questa versione:

• Questa versione migliora il tempo di esecuzione di carico di grandi file Verilog con un importante numero di porte e implementa il supporto della direttiva .malias per assegnare un alias per un modello o Nome sub-circuito, insieme a una serie di piccole correzioni.

Cosa c'è di nuovo in versione 5.19.0:

• Questa versione implementa miglioramenti importanti alla istanza di modelli comportamentali (HDL / HDL-AMS) in netlist SPICE con macro-modelli misti, migliore capacità multi-threading per aumentare transitorio di velocità di simulazione di disegni analogici, Monte Carlo e Sweep analisi su disegni di logica, un visualizzatore di colorazione dominio con fase e ampiezza di visione,. MODEL per i modelli Verilog-A fonderia, .NRT per il controllo tra le forme d'onda di equivalenza, e la possibilità di definire una directory per reindirizzare tutti i file di output.

Cosa c'è di nuovo in versione 5.18.0:

• Questa versione implementa miglioramenti importanti tra cui dominio colorare per una prima approssimazione del polo / zero sedi, una direttiva .PZ per la pole / analisi a zero, il supporto di file .wav come output di disegni di logica, e CCS funzioni di elaborazione estrazione segmentazione.

Cosa c'è di nuovo in versione 5.17.0:

• Questa versione implementa miglioramenti importanti, tra cui esteso Assertion-Based Verifica (ABV) capacità con SystemVerilog asserzioni (SVA), la conformità con Verilog-AMS Wreal Real Valued Modeling (RVM), aumento Verilog-HDL e Verilog-A rispetto lingua, migliorata la compatibilità con HSpice .IF, .ELSIF, .ELSE, .ENDIF condizionale generare istruzioni, e il caricamento del circuito accelerato, Monte Carlo e Sweep analisi.

Cosa c'è di nuovo in versione 5.16.2:

• Questa versione fornisce un aumento di velocità significativo per il carico di file di libreria SPICE e circuiti, in particolare notevoli file durante l'accesso sui dischi di rete lente.
• sono stati anche fatto una serie di miglioramenti minori e correzioni.

Cosa c'è di nuovo in versione 5.15.2:

• Un numero di difetti sono stati corretti e alcuni piccoli miglioramenti sono stati attuati.

Cosa c'è di nuovo in versione 5.15.1:

• SMASH - Viewer:
• Enhancements:
• Aggiunto un menu a 'piegare tutti' e 'dispiegare tutte le esigenze degli elementi nel editor di testo (DDIsa05778 - SMASH 5.15.0).
• Aggiunta una opzione in & quot; Aggiungi tracce & quot; dialogo che permette di tracciare i vettori logici come valori senza segno in grafici analogici (DDIsa05953 - SMASH 5.15.0).
• aggiunta una voce di menu del tasto destro nel pannello di circuito che permette di rimuovere i circuiti recenti (DDIsa05981 - SMASH 5.15.0).
• voci di menu aggiunta per mostrare / nascondere sinistra e riquadri in basso che potrebbe già essere fatto solo con un doppio clic su
• splitter (DDIsa06032 - SMASH 5.15.1).
• attuato l'esportazione della configurazione dell'applicazione nella directory di circuito e la modifica del circuito di con fi gurazione con la finestra delle preferenze (DDIsa06034 - SMASH 5.15.1).
• Implementato la possibilità di associare uno script Tcl con un circuito di registrare specifiche funzioni hook fi circuito (DDIsa06098 - SMASH 5.15.1).
• Migliorata la gestione del controllo del simulatore fi le aggiornamenti in modo che il fi originale le non sia danneggiato quando non c'è spazio a sinistra su
• disk (DDIsa06209 - SMASH 5.15.1)
.
• Modi fi che:
• Modi gestione fi cato di dialogo FFT a consentire speci fi ca di un tempo negativo (DDIsa04663 - SMASH 5.15.0)
.
• Modi fi cata SMASH incorporato costruire Wine sotto Linux per rimuovere numerosi messaggi di errore Xlib emessi durante l'esecuzione di
• visualizzato su un server Cygwin X (DDIsa05532 - SMASH 5.15.0)
.
• Implementata una temperatura di default pari a 25 ° C quando fl Avor è selezionato il HSPICE (DDIsa05790 - SMASH 5.15.0).
• Modi generazione fi cato di funzionamento-point fi le in modo che i dati logica relativa non è uscita per impostazione predefinita e può essere attivata tramite
• le preferenze dell'applicazione (DDIsa05154 - SMASH 5.15.1).
• Modi fi ca il parametro 'OP' delle direttive '.AC' e '.NOISE' che dovrebbe avere lo stesso valore di default (DDIsa06037 - SMASH 5.15.1).
• Corretto embeddedWinelib per consentire il carico fi con i nomi di percorso molto lunghi sotto Linux (DDIsa06193 - SMASH 5.15.1).
• Bug fi ssaggio:
• versione Vino Corretto di SMASH in modo da essere in grado di caricare i circuiti che richiedono più di 600 Mb di memoria allocata (DDIsa05525 - SMASH 5.15.0).
• Corretta la visualizzazione delle quantità VHDL-AMS interne nella finestra di trace add (DDIsa06096 - SMASH 5.15.1).
• gestione Corretto della direttiva '.TRACE' che non dovrebbe essere case sensitive sulla forma d'onda 'ONOISE' nel corso di una analisi del rumore (DDIsa06106 - SMASH 5.15.1).
• Correzione di esportazione di fi le audio dalla & quot; Audio File ... & quot; dialogo che è stato abortire con un messaggio di errore (DDIsa06117 - SMASH 5.15.1)
.
• Corretto SNR e THD calcoli quando eseguito in una finestra generico .FFT risultati fi (DDIsa06192 - SMASH 5.15.1).
• gestione Corretto delle forme d'onda FFT da * .fft.amf in finestre generico in modo che siano serrati a -400dB invece di -300dB (DDIsa06240 - SMASH 5.15.1).
• gestione Corretto dei controlli di aggiornamento che potrebbe causare il crash di SMASH in presenza di una voce cambiamento vuoto (DDIsa06242 - SMASH 5.15.1).
• Corretto sovrapposizione di forme d'onda che è stato disattivato per le simulazioni di logica (DDIsa06258 - SMASH 5.15.1)
.
• Corretta la visualizzazione dei valori in Tera (DDIsa06264 - SMASH 5.15.1).
• SMASH - Lotto:
• Enhancements:
• Implementato la possibilità di associare uno script Tcl con un circuito di registrare specifiche funzioni hook fi circuito (DDIsa06098 - SMASH 5.15.1).
• Modi fi
• Corretto embeddedWinelib per consentire il carico fi con i nomi di percorso molto lunghi sotto Linux (DDIsa06193 - SMASH 5.15.1).
• Bug fi ssaggio:
• versione Vino Corretto di SMASH in modo da essere in grado di caricare i circuiti che richiedono più di 600 Mb di memoria allocata (DDIsa05525 - SMASH 5.15.0).
• SMASH - Kernel
• Enhancements:
• Implementato il supporto della direttiva '.Opzione TNOM = val' per la compatibilità con HSPICE (DDIsa05531 - SMASH 5.15.0).
• gestione Implementata di modelli C-Logic che utilizzano la tecnologia in-house Binary Simulation Model (BSM) (DDIsa05602 - SMASH 5.15.0).
• Implementato il supporto del punto e virgola ';' come carattere di commento in-linea per il PSPICE fl Avor (DDIsa05769 - SMASH 5.15.0).
• Migliorata l'estrazione DC utilizzato dalla FFT (DDIsa05774 - SMASH 5.15.0).
• Implementata una temperatura di default pari a 25 ° C quando fl Avor è selezionato il HSPICE (DDIsa05790 - SMASH 5.15.0).
• accelerato il carico di fl appiattito netlists SPICE (DDIsa05791 - SMASH 5.15.0).
• Added & quot; lang = & quot; opzione per la direttiva LIB per consentire specificando il linguaggio di descrizione hardware (DDIsa05895 - SMASH 5.15.0).
• 30 SETTEMBRE 2010 Pagina 10 / 23SMASH 5.15.1, SCROOGE 2.4.1 e 5.15.1 SHAKER Nuove funzionalità
• Implementato migliore analisi SPICE per accelerare l'analisi e fornire una migliore segnalazione degli errori tra cui fi le e numeri di linea (DDIsa01619 - SMASH 5.15.1).
• Maggiore convergenza per alcuni modelli PSPICE migliorando rilevazione di valori non fi nite (NAN) durante operativo-point e l'analisi transitoria (DDIsa03199 - SMASH 5.15.1).
• Implementata SPICE parsing delle direttive .include in sotto-circuiti per la compatibilità HSPICE (DDIsa04326 - SMASH 5.15.1).
• Implementata SPICE parsing delle direttive LIB in sotto-circuiti per la compatibilità HSPICE (DDIsa05538 - SMASH 5.15.1).
• gestione Implementata delle preferenze per-circuito con fi gurazione (DDIsa06035 - SMASH 5.15.1).
• Implementato la possibilità di associare uno script Tcl con un circuito di registrare specifiche funzioni hook fi circuito (DDIsa06098 - SMASH 5.15.1).
• Migliorata la gestione del controllo del simulatore fi le aggiornamenti in modo che il fi originale le non sia danneggiato quando non c'è più spazio su disco (DDIsa06209 - SMASH 5.15.1).
• Modi fi che:
• Modi gestione fi cato di simulazioni analogici per fermare simulazioni quando i dati di forma d'onda non possono essere scritti in binario fi le, per
• esempio quando lo spazio su disco, se disponibile (DDIsa05907 - SMASH 5.15.0).
• Cambiato un messaggio di errore a un messaggio di avviso quando il metodo di convergenza PowerUp non riesce durante l'analisi operativa-point (DDIsa05980 - SMASH 5.15.0).
• modi fi cato le limitazioni per il kit SPICE quando si utilizza l'opzione Discovery (DDIsa06011 - SMASH 5.15.0).
• Modi generazione fi cato di funzionamento-point fi le in modo che i dati logica relativa non è uscita per impostazione predefinita e può essere attivata tramite le preferenze dell'applicazione (DDIsa05154 - SMASH 5.15.1).
• Modi gestione fi cato di segnali logici in una gerarchia circuito di Verilog collegamento SPICE sub-circuiti per non creare inutili i dispositivi di interfaccia (DDIsa05442 - SMASH 5.15.1).
• Modi fi ca il parametro 'OP' delle direttive '.AC' e '.NOISE' che dovrebbe avere lo stesso valore di default (DDIsa06037 - SMASH 5.15.1).
• Modi gestione fi cato di descrizioni logiche compilate in modo che il BSM intermedio fi può essere caricato quando il codice sorgente Verilog non è disponibile (DDIsa06186 - SMASH 5.15.1).
• Corretto embeddedWinelib per consentire il carico fi con i nomi di percorso molto lunghi sotto Linux (DDIsa06193 - SMASH 5.15.1).
• Gestione ottimizzata di blocco multiple assegna su un segnale nello stesso delta-ciclo (DDIsa06281 - SMASH 5.15.1).
• Bug fi ssaggio:
• Gestione Corretta dei Spice per Verilog istanza quando il passaggio di parametri reali Spice ai parametri di Verilog interi (DDIsa03293 - SMASH 5.15.0).
• Corretto il calcolo della potenza analogica quando i dispositivi di spezie sono direttamente istanziati da Verilog-A (DDIsa05921 - SMASH 5.15.0).
• il funzionamento-point fi le di uscita Corretto quando il selettore informazioni dispositivo è impostato su & quot; ALL informazioni & quot; (DDIsa05923 - SMASH 5.15.0).
• Corretto una perdita di memoria che si è verificato quando si chiude un circuito con direttive .print e .PRINTALL nel controllo simulatore fi le (DDIsa05946 - SMASH 5.15.0).
• VEC_WRITE rettificato che è stato dall'aggiunta dati alla fine del VEC fi le quando è stato eseguito la simulazione più volte (DDIsa06007 - SMASH 5.15.0).
• Corretto una perdita di memoria che si è verificato quando si chiude un circuito con le direttive .measure nel controllo simulatore fi le (DDIsa06008 - SMASH 5.15.0).
• È stato corretto un errore di memoria deallocazione quando una direttiva LIB genera un errore di analisi che potrebbe causare SMASH congelamento (DDIsa06017 - SMASH 5.15.0).
• Corretto un crash che poteva verificarsi durante l'analisi operativo punto di circuiti con descrizioni VHDL-AMS (DDIsa06021 - SMASH 5.15.0).
• Corretti VEC_READ Veri fi che di modelli analogici che sbagliato quando VOH e VOL valori non corrisponde VIH e VIL valori (DDIsa06022 - SMASH 5.15.0).
• l'inizializzazione della funzione Corretto modello Laplace che potrebbe essere corretto in sede di analisi operativo point (DDIsa06026 - SMASH 5.15.0)
.
• gestione Corretto delle reti utilizzate nelle descrizioni Verilog-A che ha creato voci nella matrice e causato problemi di convergenza (DDIsa05229 - SMASH 5.15.1).
• trattamento corretto del TEMPER automatica dei parametri quando analizza Sweep esecuzione (DDIsa05368 - SMASH 5.15.1).
• la gestione corretta della funzione tavolo che si è schiantato in cui i valori 'x' non erano de fi nito in ordine crescente (DDIsa05969 - SMASH 5.15.1).
• Corretto il Verilog-A operatore di Laplace che potrebbe provocare dif fi coltà di fi nd una operativo point (DDIsa06027 - SMASH 5.15.1).
• Corretta gestione delle dipendenze di Verilog fi incluso con la 'direttiva include che sono stati ignorati dalla gestione delle dipendenze. (DDIsa06030 - SMASH 5.15.1)
• collegamento corretto del segnale logico a una porta analogica che non era più la creazione di un modulo di interfaccia (DDIsa06052 -SMASH 5.15.1).
• Correctedmeasurements sul piccolo segnale della forma d'onda i fi le e aggiunto alias formeasure direttiva fi a le parametri (DDIsa06065 - SMASH 5.15.1).
• gestione Corretto della direttiva .JITTER che non veniva estratto dopo ricaricare circuito. (DDIsa06080 - SMASH 5.15.1)
• Corretto un crash che poteva verificarsi durante l'inizializzazione di un-A Verilog segnale analogico (DDIsa06097 - SMASH 5.15.1).
• trattamento corretto del segnale di VHDL-AMS DOMINIO che non è stato aggiornato per l'analisi per piccoli segnali quando un operatingpoint o l'analisi transitoria era gestito prima fi (DDIsa06103 - SMASH 5.15.1).
• gestione Corretto della direttiva '.TRACE' che non dovrebbe essere case sensitive sulla forma d'onda 'ONOISE' nel corso di una analisi del rumore (DDIsa06106 - SMASH 5.15.1).
• Caratteristiche:
• Correzione di generato VCD fi che potrebbe essere corretto quando sono stati rintracciati i ricordi (DDIsa06108 - SMASH 5.15.1).
• Corretto un crash che si è verificato durante l'esecuzione di un multiplo di analisi operativa-point in modalità batch e riorientare l'uscita di un
• fi (DDIsa06161 - SMASH 5.15.1)
.
• risparmio corretto del risultato .FFT fi le quando & quot; media & quot; è abilitato (DDIsa06171 - SMASH 5.15.1).
• Corretto SNR e THD calcoli quando eseguito in una finestra generico .FFT risultati fi (DDIsa06192 - SMASH 5.15.1).
• Corretto generato ICD fi le nome che è stato salvato con un indice fuori da uno durante l'esecuzione di un Monte analisi carlo (DDIsa06211 - SMASH 5.15.1).
• Visualizzazione Corretto di un inaspettato DC risultato provvedimento fi messaggio di errore quando Sweep corsa e Monte-Carlo analisi (DDIsa06234 - SMASH 5.15.1).
• gestione Corretto di commenti in linea che iniziano con il carattere '$' dentro direttive (DDIsa06235 - SMASH 5.15.1).
• gestione Corretto di dipendenza tra parametri calma e direttiva .temp (DDIsa06245 - SMASH 5.15.1)
.
• Corretto SPICE sub-circuito istanza dalle descrizioni logiche che potrebbero non riuscire quando un'istanza più sotto-circuiti (DDIsa06248 - SMASH 5.15.1).
• Corretto sovrapposizione di forme d'onda che è stato disattivato per le simulazioni di logica (DDIsa06258 - SMASH 5.15.1)
.
• Corretta la visualizzazione dei valori in Tera (DDIsa06264 - SMASH 5.15.1).
• trattamento corretto del netlists circuito con dipendenze da librerie circolari presenti in alcune speci fi biblioteca c fonderia fi che stavano causando un crash (DDIsa06276 - SMASH 5.15.1).
• SMASH - SPICE:
• Enhancements:
• Implementato il supporto della direttiva '.Opzione TNOM = val' per la compatibilità con HSPICE (DDIsa05531 - SMASH 5.15.0).
• Implementato il supporto del punto e virgola ';' come carattere di commento in-linea per il PSPICE fl Avor (DDIsa05769 - SMASH 5.15.0).
• Migliorata l'estrazione DC utilizzato dalla FFT (DDIsa05774 - SMASH 5.15.0).
• accelerato il carico di fl appiattito netlists SPICE (DDIsa05791 - SMASH 5.15.0).
• versione integrata modello di dispositivo SPICE PSP 103,1 (DDIsa05936 - SMASH 5.15.0).
• Implementato migliore analisi SPICE per accelerare l'analisi e fornire una migliore segnalazione degli errori tra cui fi le e numeri di linea (DDIsa01619 - SMASH 5.15.1).
• Maggiore convergenza per alcuni modelli PSPICE migliorando rilevazione di valori non fi nite (NAN) durante operativo-point e l'analisi transitoria (DDIsa03199 - SMASH 5.15.1).
• Implementata SPICE parsing delle direttive .include in sotto-circuiti per la compatibilità HSPICE (DDIsa04326 - SMASH 5.15.1).
• Implementata SPICE parsing delle direttive LIB in sotto-circuiti per la compatibilità HSPICE (DDIsa05538 - SMASH 5.15.1).
• Implementato il supporto per i diversi nomi che Verilog-AMS fi constants.vams e disciplines.vams possono avere (DDIsa06152 - SMASH 5.15.1).
• Modi fi che:
• Modi gestione fi cato di simulazioni analogici per fermare simulazioni quando i dati di forma d'onda non possono essere scritti in binario fi le, per
• esempio quando lo spazio su disco, se disponibile (DDIsa05907 - SMASH 5.15.0).
• Cambiato un messaggio di errore a un messaggio di avviso quando il metodo di convergenza PowerUp non riesce durante l'analisi operativa-point (DDIsa05980 - SMASH 5.15.0).
• Modi gestione fi cato di segnali logici in una gerarchia circuito di Verilog collegamento SPICE sub-circuiti per non creare inutili i dispositivi di interfaccia (DDIsa05442 - SMASH 5.15.1).
• Modi fi ca il parametro 'OP' delle direttive '.AC' e '.NOISE' che dovrebbe avere lo stesso valore di default (DDIsa06037 - SMASH 5.15.1).
• Modi gestione fi cato di sorgenti di rumore in modo che disturbi transitori non viene calcolato durante l'analisi di accensione (DDIsa06221 - SMASH 5.15.1).
• Bug fi ssaggio:
• Gestione Corretta dei Spice per Verilog istanza quando il passaggio di parametri reali Spice ai parametri di Verilog interi (DDIsa03293 - SMASH 5.15.0).
• Corretto il calcolo della potenza analogica quando i dispositivi di spezie sono direttamente istanziati da Verilog-A (DDIsa05921 - SMASH 5.15.0).
• il funzionamento-point fi le di uscita Corretto quando il selettore informazioni dispositivo è impostato su & quot; ALL informazioni & quot; (DDIsa05923 - SMASH 5.15.0).
• Corretto una perdita di memoria che si è verificato quando si chiude un circuito con direttive .print e .PRINTALL nel controllo simulatore fi le (DDIsa05946 - SMASH 5.15.0).
• trattamento corretto del TEMPER automatica dei parametri quando analizza Sweep esecuzione (DDIsa05368 - SMASH 5.15.1).
• la gestione corretta della funzione tavolo che si è schiantato in cui i valori 'x' non erano de fi nito in ordine crescente (DDIsa05969 - SMASH 5.15.1).
• Correctedmeasurements sul piccolo segnale della forma d'onda i fi le e aggiunto alias formeasure direttiva fi a le parametri (DDIsa06065 - SMASH 5.15.1).
• gestione Corretto della direttiva .JITTER che non veniva estratto dopo ricaricare circuito. (DDIsa06080 - SMASH 5.15.1)
• Corretto l'analisi di fonte VNOISE per i parametri XSCALE e yScale e aggiornata la documentazione (DDIsa06090 - SMASH 5.15.1)
.
• gestione Corretto della direttiva '.TRACE' che non dovrebbe essere case sensitive sulla forma d'onda 'ONOISE' nel corso di una analisi del rumore (DDIsa06106 - SMASH 5.15.1).
• 30 SETTEMBRE 2010 Pagina 14 / 23SMASH 5.15.1, SCROOGE 2.4.1 e 5.15.1 SHAKER Nuove funzionalità
• parsing corretto del parametro del modello bipolare TREF che è stata letta in Kelvin invece di Celsius (DDIsa06137 - SMASH 5.15.1).
• Corretto un crash che si è verificato durante l'esecuzione di un multiplo di analisi operativa-point in modalità batch e riorientare l'uscita di un fi le (DDIsa06161 - SMASH 5.15.1)
.
• risparmio corretto del risultato .FFT fi le quando & quot; media & quot; è abilitato (DDIsa06171 - SMASH 5.15.1).
• Corretto SNR e THD calcoli quando eseguito in una finestra generico .FFT risultati fi (DDIsa06192 - SMASH 5.15.1).
• Corretto generato ICD fi le nome che è stato salvato con un indice fuori da uno durante l'esecuzione di un Monte analisi carlo (DDIsa06211 - SMASH 5.15.1).
• Visualizzazione Corretto di un inaspettato DC risultato provvedimento fi messaggio di errore quando Sweep corsa e Monte-Carlo analisi (DDIsa06234 - SMASH 5.15.1).
• gestione Corretto di commenti in linea che iniziano con il carattere '$' dentro direttive (DDIsa06235 - SMASH 5.15.1).
• gestione Corretto di dipendenza tra parametri calma e direttiva .temp (DDIsa06245 - SMASH 5.15.1)
.
• trattamento corretto del UNIT = parametro HERTZ per le descrizioni polinomiali nel modello Laplace (DDIsa06255 - SMASH 5.15.1).
• trattamento corretto del netlists circuito con dipendenze da librerie circolari presenti in alcune speci fi biblioteca c fonderia fi che stavano causando un crash (DDIsa06276 - SMASH 5.15.1).
• SMASH - Verilog e Verilog-AMS:
• Enhancements:
• Implementato il supporto di Verilog-2001 dichiarazioni dei parametri con raggio speci fi (DDIsa00671 - SMASH 5.15.0).
• Gestione Implementata di Verilog & quot; $ dist_ & quot; funzioni di sistema per le distribuzioni probabilistiche (DDIsa01729 - SMASH 5.15.0).
• Implementato semantico cazione veri fi per compito Verilog abilitazione e valori trasmessi argomenti (DDIsa01769 - SMASH 5.15.0).
• Implementato semantico cazione veri fi per compito Verilog abilitazione e valori trasmessi argomenti (DDIsa01872 - SMASH 5.15.0).
• uso Implementata di tipi interi, reali, in tempo reale e di espressione tempo come argomenti di compiti Verilog utente e funzioni (DDIsa02157 - SMASH 5.15.0).
• rilevazione Aggiunto statica e dinamica di in fi nite loop in Verilog & quot; sempre & quot; e & quot; per sempre & quot; dichiarazioni contenenti solo non-blocking istruzioni di assegnazione (DDIsa02772 - SMASH 5.15.0).
• rilascio Implementata di un messaggio di avviso quando si utilizza un valore di tipo reale con formato% d in Verilog $ task sistema di visualizzazione (DDIsa02799 - SMASH 5.15.0).
• Implementato il supporto delle dichiarazioni portuali modulo Verilog-2001 in stile ANSI (DDIsa03035 - SMASH 5.15.0).
• Implementato il supporto di Verilog-A operatore analogico Laplace (DDIsa03060 - SMASH 5.15.0).
• Gestione Implementata di forza specifici fi che nelle dichiarazioni di segnale Verilog (DDIsa03179 - SMASH 5.15.0).
• Gestione Implementata di Verilog dichiarazioni di variabili nelle dichiarazioni di blocco (DDIsa03243 - SMASH 5.15.0).
• Migliorata la Verilog analisi dei messaggi di errore quando si abilita una funzione non dichiarata utente (DDIsa03300 - SMASH 5.15.0).
• Implementato il supporto di Verilog 2001 & quot; localparam & quot; Dichiarazioni (DDIsa03302 - SMASH 5.15.0).
• Gestione Implementata di Verilog dichiarazioni di variabili nelle dichiarazioni sequenziali e paralleli di blocco (DDIsa03358 - SMASH 5.15.0).
• Implementato l'emissione di un messaggio di avviso quando Verilog UDP contiene con fl iggendo voci della tabella (DDIsa03473 - SMASH 5.15.0).
• gestione Implementata di Verilog (non) le assegnazioni di blocco con ritardo intra a dichiarazioni con nome di blocco (DDIsa03649 - SMASH 5.15.0).
• Migliorata la runtime di compilazione quando si dichiara e utilizzando diversi compiti Verilog utente (DDIsa03780 - SMASH 5.15.0).
• Implementato il supporto di Verilog 2001 & quot; @ * & quot; dichiarazioni (DDIsa03845 - SMASH 5.15.0).
• Gestione Implementata di espressioni concatenazione con valori costanti che sono passati a attività o funzione argomenti Verilog (DDIsa03872 - SMASH 5.15.0).
• Implementato il supporto di Verilog & quot; @ (espressione evento) & quot; quando espressione contiene operatori (DDIsa04093 - SMASH 5.15.0).
• gestione Implementata di Verilog & quot; 'tempi & quot; direttive con & quot; 10s & quot; e & quot; 100s & quot; unità (DDIsa04112 - SMASH 5.15.0).
• migliorata messaggio di errore rilasciato quando la compilazione e l'elaborazione di modelli Verilog (DDIsa04173 - SMASH 5.15.0).
• rilevazione Implementato statica e dinamica di in fi nite loop in Verilog & quot; per sempre & quot; dichiarazioni (DDIsa04253 - SMASH 5.15.0).
• Implementata Verilog istanza di gate array dove la connessione è un segnale scalare (DDIsa04689 - SMASH 5.15.0).
• Aggiornato il parser Verilog incorporato per spianare la strada per Verilog 2001 Verilog-AMS 2.3, e SystemVerilog (DDIsa04784 - SMASH 5.15.0).
• movimentazione implementato durante la simulazione di variazioni del valore di ritardo in Verilog istruzioni di assegnazione continue (DDIsa04799 - SMASH 5.15.0).
• Implementato il supporto del bit-selezione e part-selezione Verilog & quot; integer & quot; variabili in mano sinistra contesti espressione lato (DDIsa04853 - SMASH 5.15.0).
• Implementato il supporto del bit-selezione e part-selezione Verilog & quot; tempo & quot; variabili in mano sinistra contesti espressione lato (DDIsa04854 - SMASH 5.15.0).
• Implementato il supporto delle dichiarazioni portuali Verilog con & quot; tri0 & quot; o & quot; tri1 & quot; net-tipi (DDIsa04979 - SMASH 5.15.0).
• gestione Implementata di diversi ma compatibili tipi di dati per le espressioni passate ad argomenti Verilog funzione (DDIsa05053 - SMASH 5.15.0).
• Miglioramento dei messaggi di errore Verilog quando disallineamenti di connessione si verificano durante l'elaborazione (DDIsa05640 - SMASH 5.15.0).
• gestione Implementata di Verilog $ arresto e $ sistema fi niture compiti come dichiarazioni di funzione (DDIsa05743 - SMASH 5.15.0).
• Caratteristiche:
• gestione Implementata di Verilog segnale parziali selezioni come collegamenti effettivi sulle porte di uscita (DDIsa05748 - SMASH 5.15.0).
• Implementato SDF movimentazione in Verilog & quot annotazione; $ setuphold & quot; con negative & quot; installazione & quot; o & quot; tenere & quot; valori (DDIsa05947 - SMASH 5.15.0).
• Implementata la gestione in Verilog-A di più blocchi analogici (DDIsa05984 - SMASH 5.15.0).
• Implementata l'emissione di un messaggio di errore quando si utilizza una porta elettrica Verilog come sinistra-side della dichiarazione di assegnazione continua (DDIsa05997 - SMASH 5.15.0).
• Implementato il supporto della parola chiave 'firmato' in dichiarazioni registro Verilog (DDIsa03766 - SMASH 5.15.1).
• Il supporto per le Verilog ritardo annotazioni utilizzando compresso (gzip) SDF fi. (DDIsa05504 - SMASH 5.15.1)
• Supporto per i parametri di Verilog PATHPULSE $ con limite di rifiuto (DDIsa06094 - SMASH 5.15.1).
• Migliorata la gestione del multi-threading per le descrizioni analogici Verilog-AMS (DDIsa06200 - SMASH 5.15.1).
• Modi fi che:
• Rimosso limitazione a 32 bit sui valori dei parametri Verilog per binario, ottale e letterali esadecimali (DDIsa01718 - SMASH 5.15.0).
• Modi fi cata visualizzazione Verilog del valore temporale che si è limitato a 32 bit e che ora permette di valori a 64 bit (DDIsa02841 - SMASH 5.15.0).
• Modi fi cata Verilog compito portsmanagement si comporti come variabile compito Verilog rispetto al & quot; automatico & quot; style (DDIsa03960 - SMASH 5.15.0)
.
• Modi movimentazione fi cato compilazione dei modelli Verilog con un grande (come il 2000) il numero di dichiarazioni di parametri che in precedenza non è riuscito a compilare (DDIsa04122 - SMASH 5.15.0).
• Modi movimentazione fi cato compilazione dei modelli Verilog con ampio (ad esempio 200000) il numero di dichiarazioni in & quot; iniziale & quot; o & quot; sempre & quot;
• blocchi che precedentemente non hanno compilato (DDIsa04525 - SMASH 5.15.0).
• Modi gestione fi cato di librerie di modelli Verilog in modo che non validi o non ancora supportato modelli non impedire l'utilizzo di altri modelli (DDIsa05604 - SMASH 5.15.0).
• messaggi Modi fi cata Verilog in modo che il punto di codice sorgente in cui l'errore si verifica può essere visualizzato con link cliccabili (DDIsa05944 - SMASH 5.15.0).
• Modi generazione fi cato di funzionamento-point fi le in modo che i dati logica relativa non è uscita per impostazione predefinita e può essere attivata tramite le preferenze dell'applicazione (DDIsa05154 - SMASH 5.15.1).
• Modi gestione fi cato di segnali logici in una gerarchia circuito di Verilog collegamento SPICE sub-circuiti per non creare inutili i dispositivi di interfaccia (DDIsa05442 - SMASH 5.15.1).
• uso esteso di espressioni Verilog mintypmax in modo che non si limitano ai valori dei parametri (DDIsa06029 - SMASH 5.15.1).
• Aggiunto collegamento sorgente mancante nel messaggio di errore rilasciato segnalare fi quando si dichiara più variabili Verilog / fili con lo stesso nome (DDIsa06040 - SMASH 5.15.1).
• Pagina 17/23 30 settembre Caratteristiche 2010new SMASH 5.15.1, SCROOGE 2.4.1 e 5.15.1 SHAKER
• Modi gestione fi cato di avvertimento circa l'uso del default Verilog tempi in modo che sia emesso solo quando i tempi viene utilizzato dal modulo (DDIsa06050 - SMASH 5.15.1)
.
• Modi gestione fi cato di descrizioni logiche compilate in modo che il BSM intermedio fi può essere caricato quando il codice sorgente Verilog non è disponibile (DDIsa06186 - SMASH 5.15.1).
• Miglioramento dei messaggi di errore Verilog in caso di funzioni di sistema sconosciuti, non supportato funzioni di sistema e non supportato stili di chiamata (DDIsa06188 - SMASH 5.15.1).
• Gestione ottimizzata di blocco multiple assegna su un segnale nello stesso delta-ciclo (DDIsa06281 - SMASH 5.15.1).
• Bug fi ssaggio:
• Corretto un crash che si verificava quando la dichiarazione di ingresso un Verilog scalarmodule stato ridichiarato come un filo di vettore (DDIsa02987 - SMASH 5.15.0).
• Corretto il controllo in Verilog-A di tipo matematico operandi (DDIsa03019 - SMASH 5.15.0).
• gestione Corretto delle dichiarazioni previsionali di segnali Verilog (DDIsa03068 - SMASH 5.15.0).
• Supporto rettificato in Verilog-A di in fi nite valori all'interno della gamma di parametri speci fi che (DDIsa03251 - SMASH 5.15.0).
• Gestione Corretta dei Spice per Verilog istanza quando il passaggio di parametri reali Spice ai parametri di Verilog interi (DDIsa03293 - SMASH 5.15.0).
• trattamento corretto del Verilog valore costante 2147483648 che in precedenza non è riuscito a compilare (DDIsa03746 - SMASH 5.15.0).
• Corretto un crash che poteva verificarsi a causa di un'eccezione non rilevata in un modello Verilog (DDIsa03931 - SMASH 5.15.0).
• Corretto un errore di compilazione quando un argomento di output compito Verilog è passato a un sub-task abilitazione (DDIsa03963 - SMASH 5.15.0).
• gestione Corretto di analisi di copertura con le espressioni Verilog contenenti argomenti logici e reali (DDIsa05199 - SMASH 5.15.0).
• la valutazione delle espressioni Corretto replica Verilog dove la costante è zero (DDIsa05227 - SMASH 5.15.0).
• gestione Corretto delle dichiarazioni previsionali di variabili Verilog (DDIsa05232 - SMASH 5.15.0).
• Corretto un incidente che si è verificato in Verilog-A quando si utilizza una matrice di ingresso in una funzione analogica. (DDIsa05431 - SMASH 5.15.0)
• gestione Corretto di valori negativi per intervalli di Verilog portuali (DDIsa05520 - SMASH 5.15.0).
• Corretto il calcolo della potenza analogica quando i dispositivi di spezie sono direttamente istanziati da Verilog-A (DDIsa05921 - SMASH 5.15.0).
• assegnazione dei parametri Verilog reali VHDL generici interi dove il valore è stato troncato anziché arrotondato Corretto (DDIsa05948 - SMASH 5.15.0).
• il comportamento corretto del Verilog MOS switch in modo che si propagano la forza ingresso cambia anche se si verifica alcun bordo livello (DDIsa05949 - SMASH 5.15.0).
• Caratteristiche:
• il comportamento corretto del Verilog & quot; $ hold & quot; e & quot; $ recupero & quot; funzioni di temporizzazione, controllo che può segnalare le violazioni sbagliate a inizializzazione simulazione (DDIsa05993 - SMASH 5.15.0).
• È stato corretto il nome di primitive SPICE isine e vsine che non sono stati caricati come descritto nella LRM (DDIsa06009 - SMASH 5.15.0).
• l'inizializzazione della funzione Corretto modello Laplace che potrebbe essere corretto in sede di analisi operativo point (DDIsa06026 - SMASH 5.15.0)
.
• Corretto innesco di sensibilità sulle variabili Verilog assegnate più volte in un unico delta-ciclo (DDIsa04932 - SMASH 5.15.1).
• gestione Corretto delle reti utilizzate nelle descrizioni Verilog-A che ha creato voci nella matrice e causato problemi di convergenza (DDIsa05229 - SMASH 5.15.1).
• Corretto il Verilog-A operatore di Laplace che potrebbe provocare dif fi coltà di fi nd una operativo point (DDIsa06027 - SMASH 5.15.1).
• Corretta gestione delle dipendenze di Verilog fi incluso con la 'direttiva include che sono stati ignorati dalla gestione delle dipendenze. (DDIsa06030 - SMASH 5.15.1)




• Miglioramenti:


• Caratteristiche:


• Enhancements:



• Enhancements:



• Enhancements:
• Caratteristiche: