Scheture

progetto Scheture è il nostro pacchetto di cattura schematico. Il pacchetto è costruito in cima alla stessa base di dati, come tutti gli altri prodotti Stabie-Soft. L'editor di schemi gestisce casi iterate, spille bus'ed e fili, parametro che passa etc.
L'ultima versione di produzione di Scheture è 3.3.1, scaricare se la vostra utilizzando una versione precedente per ottenere gli ultimi aggiornamenti e correzioni di bug.
Forse una delle caratteristiche migliori è la capacità di scheture di generare uno schema (e simboli) da formati netlist quali Verilog o spezie. Prendere per un test drive di 30 giorni e vedere se è giusto per te. Vedere la pagina dei prezzi per i dettagli sulla nostra valutazione di 30 giorni

Caratteristiche :.

• il controllo utente di tutti i colori degli oggetti e caratteri .
• Controllo di posizione, dimensioni, font, il colore di visualizzazione di proprietà di simboli.
• Un posizionamento specifico di un simbolo può ignorare la posizione di visualizzazione struttura, le dimensioni, font e colore.
• collegamento implicito di pin simbolo per nome possibile per schemi specifici.
• Nello schema qui notare le connessioni di massa sono realizzati con questo tipo di connessione. Nessuna connessione esplicita per la maggior parte è disegnato, ma tutte le masse estranee sarà collegato al nome in questo schema solo.
• connessione globale implicito del simbolo perni possibile.

Proprietà
• Simbolo possono essere impostati per la visualizzazione solo (IE ignorato da netlister).
• generatore Simbolo.
• tracing Net attraverso la gerarchia.
• Valori & quot; di proprietà push & quot; giù così in mostra nell'ambito delle proprietà disponibili.
• Extractor.
• Hierarchical Verilog fuori.
• Hierarchical spezie fuori.
• Hierarchical distruggere fuori. (Per SMASH simulatore modalità mista di Dolphin).
• Netlist di generatore schema per costruire uno schema da una netlist.
• Campione di nor3 e vipera. Entrambi questi schemi sono stati costruiti in modo completamente automatico da netlist spezie. Nota Verilog può anche essere automaticamente generato per sondare croce o la visualizzazione di HDL.
• generatore schematica net Parassita di visualizzare una rete R / C del net estratto.
• Interfacce con prodotti RVE di Mentor. Cross-probe tra il layout e schematico.
• Interfacce per aprire fonte forma d'onda spettatore GWave.
• User fine porta specificata disponibile per sottocircuiti spezie e primitive Verilog.
• Plottaggio, e include un comando per tracciare tutti gli schemi in una libreria.
• Biblioteca Esempio di simboli fornito.
• Aggiornamenti gratuiti dopo l'acquisto

Cosa c'è di nuovo in questa versione:

• Generazione di file PDF per una schematica gerarchia, schematico, o un'intera biblioteca. Se schematica del simbolo è incluso nello stesso PDF, allora posizionamenti simboli sono legati allo schema all'interno del file per una facile navigazione. Un semplice esempio.
• Una nuova modalità punto chiave è stato aggiunto in modo comandi avviate attraverso la pressione del tasto caldo possono avere il loro primo punto di entrata, se necessario, alla posizione del tasto.

Biblioteche
• di riferimento possono essere espressioni tcl che permettono librerie di simboli da spostare facilmente.
• Nuovo ECL algoritmo transistor placer in generazione schema da netlist.

Cosa c'è di nuovo nella versione 3.3.7:

• Questa versione aggiunge un comando senza forma veloce per aggiornare filo , nomi pin, e simboli direttamente sullo schermo.
• Il nuovo comando può modificare il simbolo dei valori dei parametri come il W / L troppo.
• Dopo aver invocato il nuovo comando, è sufficiente fare clic sul nome o il parametro del valore.
• Un cursore viene visualizzato nella finestra, e si può iniziare a digitare.
• Tasti come frecce e cancellare spostare il cursore visualizzato sullo schermo.
• Questo è più semplice e veloce da usare rispetto all'interfaccia basata su form esistente per modificare questi valori.